半導体パッケージ（シャッフルカジノ vipランク）分野でよく使われる略語/用語の一覧です。
単語
正式名称
内容
A
ABF
Ajinmoto build-up film
味の素ファインテクノ製のBuild-up film。業界シェアが100%に近い。
AM
Acoustic Microscopy
超音波顕微鏡
AiP
Antenna in Package
アンテナとRF chipを同一にシャッフルカジノ vipランクする方法
AP / アプリケーションプロセッサー
Application processor
通信通話以外のオペレーション以外の動作を行うデバイス
アクセラレータ
サーバーの処理能力を向上させるツール
B
BEOL
Back end of line
半導体チップに配線を形成する工程
BGA
Ball grid array
パッケージ裏面にSolder bumpを格子状に規則的に並べた構造
Bridge
微細パターンが形成されたSi bridgeによって、ChipとChipを接続したシャッフルカジノ vipランク方法。Si interposerをLocalに導入したシャッフルカジノ vipランク方法。
Build-up配線
Build-up配線を用いた配線。基板の配線層に用いられる。
Build-up film
Build-up配線に用いられるフィルムで、樹脂とシリカフィラーの混合材料からできている。
C
カーボンニュートラル
温室効果ガスの「排出量」から、植林などによる「吸収量」を差し引いて、合計を実質的に"ゼロ"にすること。
Cavity flame core
PoPの上側と下側を繋ぐMetal配線が形成された積層基板 Samsungの技術
CCD
core complex die
CCD
CPU compute die
CF
Chip first
Fan-Out工程で、Chipを先にMountし、後でRDLを作製する方法
Cube
Samsungの2.5Dシャッフルカジノ vipランクの呼称
Chip First
Fan-Outで、チップを先に仮固定ウエハして再配線を形成する手法
Chip Last
Fan-Outで、再配線層を先に形成して、チップを固定する手法
Chiplet
半導体チップをそれぞれ製造して、後から配線ロスが極力減るように組み合わせる技術
CL
Chip last
Fan-Out工程で、RDLを先に形成し、後でChipをMountする方法
CMOS
complementary metal oxide semiconductor
Co D2W
Collective die to wafer
CoW
Chip on Wafer
CoWoS
Chip on Wafer on Substrate
tsmcの2.xDシャッフルカジノ vipランク技術の呼称
CoWoS-S
tsmcの2.5Dシャッフルカジノ vipランク技術の呼称 Si interposerを使用。
CoWoS-R
tsmcの2.1Dシャッフルカジノ vipランク技術の呼称 Organic interposerを使用。
CoWoS-L
tsmcのBridgeを用いて2.xDシャッフルカジノ vipランク Local Si bridgeを使用。
COP
Co-packaged Optics
フォトニクス装置と電子スイッチを1つのパッケージにまとめ、信号の高速化や消費量削減や熱効率低減を目的としたパッケージ技術
CPU
central processing unit
周辺機器などからデータを受け取り制御・演算を実施するデバイス
CSP
Chip Size Package
半導体チップの大きさと同等レベルのパッケージ
D
データセンター
サーバーやネットワーク機器を設置するために特化した建物
DB
Debonding
基板接着されたチップ、または、接合されたウエハから、チップまたはウエハを剥離すること
DBG
Dice before grind
DBHi
direct bonded heterogeneous integration
IBMのBridge構造 ChipにBridgeを先に接続し、基板へ搭載
DBI
direct bond interconnect
Descum
フォトリソ工程後の残渣をScumと呼び、除去する工程をDescumという。
Desmear
レーザードリル工程後の残渣をSmearと呼び、除去する工程をDesmearという。
DTC
Decoupling capacitor
再配線層のノイズを目的としたSi Viaに形成されたCapacitor。
DP D2W
Dilect placement die to wafer
E
ECD
Electrochemical deposition
電界めっき工程
EFB
Elevated Fan-Out Bridge
AMDのFan-OutとBridgeを組み合わせたシャッフルカジノ vipランク構造
EFI
embedded fine interconnect
IMEのBridge構造
EMIB
Embedded Multi-Die Interconnect Connect Bridge
IntelのBridgeを用いたシャッフルカジノ vipランク方法。基板にBridgeを埋め込み、その後チップの搭載を行う。
F
Fabless
自社で製造ラインを持たず、FoundryまたはOSATに生産委託しているメーカー
Face up
Fan-Outの工程で、Padを上向きに搭載しシャッフルカジノ vipランクする方法 InFOはChip firstのFace up工法
Face down
Fan-Outの工程で、Padを下向きに搭載しシャッフルカジノ vipランクする方法
FAB
Fast atom beam
高速電子ビーム
FCBGA
Flip chip ball grid array
Flip chipを用いたBGA
FEOL
Front end of line
半導体チップのウエハ上に素子を形成する工程
FI
Fan-In
WLPの別名。Fan-Outに対する呼び方。
FO
Fan-Out
半導体チップに対して、取り出し口が広がっている構造。チップに対してBump数を増加することができる。
FOCoS
Fan-Out Chip on Substrate
ASEのTSV less Heterogeneous integration
FOEB
Fan-Out Embedded Bridge
SPILのBridgeを用いたFan-Out製品。
FOD
Film over die
FOPoP
Fan-Out Package on Package
Fan-Outのパッケージの上に異なるデバイスを搭載すること。
Foverous
Intelのチップの積層技術
Foverous-Omni
Intelのチップの積層技術 はんだBump-はんだBump
Foverous-Direct
Intelのチップの積層技術 Cu-Cu
Foundry
半導体チップの製造を請け負うメーカー
FC
Flip chip
半導体チップを切り出して、反転（Flip）してシャッフルカジノ vipランクする方法
G
GAFA
米国のIT関連企業大手4社の頭文字をとった造語 Google, Apple, Face book, Amazon
GPU
graphic processing unit
画像処理に特化した演算を実施するデバイス
GX
グリーントランスフォーメーション
太陽光発電や風力発電といったグリーンエネルギーへの転換により、産業構造や社会経済を変革し、成長につなげること
H
Homogeneous integration
同種のチップを同一配線層で接続するシャッフルカジノ vipランク方法
Heterogeneous integration
異種のチップを同一配線層で接続するシャッフルカジノ vipランク方法
HAZ
heat affected zone
HDI
High density interconnect
HPMJ
high-pressure microjet
HPC
High performance computing
HBM
High Bandwidth Memory
DRAMが積層されたメモリー
HMC
Hybrid memory cube
Hybrid bonding
Bumpレス直接接合技術。Cu-Cuと絶縁膜-絶縁膜の直接接合。
Hybrid bonding Collective
仮固定ウエハを用いたHybrid bonding / アライナーで位置合わせする。
Hybrid bonding Suquential
Die bonderを用いたHybrid bonding
I
IDM
Integrated Device Manufacturer
設計・製造・組み立て・検査・販売を一貫して自社で行えるデバイスメーカー
IMT / 挿入シャッフルカジノ vipランク
Insertion Mount Technology
プリント基板の内部にデバイスをシャッフルカジノ vipランクする方法
I/O
Input / Output
Interposer
2.xDシャッフルカジノ vipランクで使われるシリコンダイと樹脂基板間の配線基板
InFO
Integrated Fan-Out
tsmcのFan-Out技術の呼称
InFO oS
InFO (assembly) on Substrate
複数のChipをRDLで並列に繋ぎ、基板へ接続するInFO製品。
InFO B
InFO PoPの下側だけの状態。OSATの方で、上側のデバイスを接続する。
i-THOP
integrated Thin film High density Organic Package
新光電気の2.3Dパッケージ基板 アイソップ
J
JIEP
シャッフルカジノ vipランクエレクトロニクスシャッフルカジノ vipランク学会
K
L
LAB
Laser Assisted Bonding
レーザーによってチップまたはウエハを基板に接着する工程
LAL
light absorber layer
LDB
Laser debonding
レーザーによってチップまたはウエハを基板から剥離する工程
LDI
Laser direct image
LG
Laser groove
Lead
樹脂から露出している外部配線
LF
lead flame
半導体チップを支持・固定する役割をに担う、パッケージから露出している複数の外部接続端子
M
メタバース
自分のアバターを作成し行動することができるインターネット上の仮想空間
MCM
Multi chip module
チップを複数個搭載したモジュール
MIMO
Multiple Input and Multiple Output
送信機と受信機の双方で複数アンテナを用いる送受信技術
Mooreの法則
ムーア氏が発表した「半導体回路の集積密度は1年半～2年で2倍となる」という経験則
More Moore
スケーリングによらない、トランジスタの性能向上 （立体構造化など）
More then Moore
異種デバイスを集積して高性能化すること → SoC ＆ SiP
N
O
oS
on Substrate
CoWをSubstrateに載せる工程
OSAT
Out Source Assembly and Test
シャッフルカジノ vipランク工程の製造を請け負うメーカー
P
プロセスノード
一般的にトランジスタMOSFETのゲート配線の"幅"、または"間隔"を指す
PDB
Photonic debonding
PoP
Package on Package
パッケージの上にパッケージを積層させること。パッケージを重ねることでデバイス内のパッケージの占有面積を減らす。
PP
Prepreg
プリプレグ ガラス繊維、炭素繊維などからできた織物に未硬化の樹脂を含浸した成型材料。
PPA
Power, performance, and area
PPAC
Power, performance, area, and cost
プリント基板
部品をシャッフルカジノ vipランクするための基板。部品間を接続するための配線が基板表面と基板内部に形成されている。
PWB
Printed Wired Board
部品がシャッフルカジノ vipランクされる前の配線だけされたプリント基板
PCB
Printed Circuit Board
部品がシャッフルカジノ vipランクされた後のプリント基板
Q
QFN
Quad flat non-leaded
四角形の側面に入出力用の端子が規則正しく並んでいるパッケージ（リードはなし）
QFP
Quad flat package
四角形の側面に入出力用のリードが規則正しく並んでいるパッケージ
R
RDL / 再配線層
Re-Distribution Layer
チップの入出力パッドからパッケージの入出力パッドへと信号をやりとりする高密度な配線層
S
SA D2W
Self assembly die to wafer
SoC
System on Chip
１つの半導体チップ上に異なる機能を集積する技術。例えば、CPUと大容量Memory、高耐圧電源ICと低電圧CPU、などをワンチップ化。SoCの欠点は、高い歩留まりをKeepするのが困難であることと、製造工期が長い。
SoIC
System on Integrated Chips
tsmcのチップの積層技術。Hybrid bondingを用いたCu-Cu直接接合。
SoIS
System on Integrated Substrate
InFOデバイスに対して、更にFan-Outの配線層を形成。大型デバイス用。
SQB
Sequential bonding
each die is bonded completely before the next die is placed and bonded
SSDs
Solid-state drives
フラッシュメモリーを用いるドライブ装置
SiP
System in Package
複数の半導体チップを1つのパッケージ内に封止する技術。半導体Chipをそれぞれ作製し、シャッフルカジノ vipランクプロセスで組み合わせる。SiPの欠点は、チップ間の配線を設けるため、SoCと比較して応答速度などで性能が低いこと。
再配線層 / RDL
チップの入出力パッドからパッケージの入出力パッドへと信号をやりとりする高密度な配線層
SMT / 表面シャッフルカジノ vipランク
Surface Mount Technology
プリント基板の表面にデバイスをシャッフルカジノ vipランクする方法
SLIM
SiliconーLess Integrated Module
AmkorのTSV Heterogeneous integration
SLIT
SiliconーLess Interconnect technology
AmkorのTSV less Heterogeneous integration
SWIFT
Silicon Wafer Integrated Fan-Out Technologhy
AmkorのTSV less Heterogeneous integration
S-connect
AmkorのBrigdeを使用したTSV less Heterogeneous integration
S-SWIFT
Substrate SWIFT
AmkorのTSV less Heterogeneous integration。SWIFT構造を基板にシャッフルカジノ vipランクする。
T
TB
Temporary bonding
仮固定ウエハにチップを接着する工程
TBDB
Temporary bonding and debonding
仮固定ウエハにチップを接着、剥離する工程
TCB
Thermo compression bonding
熱処理によって仮固定ウエハにチップをBondingする工程
TGV
Through Glass Via
ガラス基板に垂直に形成されたVia。
TIM
Thermal inteface material
熱伝導性材料。パッケージ内の放熱を促す。
TIV
Through InFO Via
InFO PoPに使用されている、上下のパッケージを繋ぐためのモールド樹脂を貫通するVia。
TSV
Through Silicon Via
シリコン基板に垂直に形成されたVia。
U
V
VeCS
Vertical Conductive Structures
VCB
Vertical Collective Bonding
the first dies are picked, aligned and bonded at low temperature for a very short time.Only after attaching the last die, a complete TCB profile is applied to the multilayer stack.
W
WB
Wire bonding
信号の取り出し口がBumpではなく、Wireを用いたシャッフルカジノ vipランク方法
WLCSP
Wafer Level Chip Size Package
ウエハプロセスで再配線層からダイシングまでを実施する工程
WLP
Wafer Level Package
ウエハのまま必要な再配線や封止、Bumpの搭載などを行い、個片化するプロセス
WoS
Wafer on Substrate
WoW
Wafer on Wafer
X
XDFOI
X-Dimensional Fan-Out Integration
J-CETのTSV less WLP technology
Y
Z
2
2Dシャッフルカジノ vipランク
チップとチップを配線基板で繋ぐシャッフルカジノ vipランク方法。
2.xDシャッフルカジノ vipランク
チップと樹脂基板の間に配線基板を用いるシャッフルカジノ vipランク方法。配線基板のことをインターポーザーと呼ぶ。
2.1Dシャッフルカジノ vipランク
2.xDシャッフルカジノ vipランクで、インタポーザーに、有機基板を使った場合の呼称
2.3Dシャッフルカジノ vipランク
2.xDシャッフルカジノ vipランクで、インタポーザーに、微細パターニングフィルム+有機基板を使った場合の呼称
2.5Dシャッフルカジノ vipランク
2.xDシャッフルカジノ vipランクで、インタポーザーに、Si基板を使った場合の呼称
3
3Dシャッフルカジノ vipランク
チップ同士を積層したシャッフルカジノ vipランク方法
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